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DDR 規(guī)范的時序要求

在明確了規(guī)范中的 DC 和 AC 特性要求之后，下一步，我們還應(yīng)該了解規(guī)范中對于信號的時序要求。這是我們所設(shè)計的 DDR 系統(tǒng)能夠正常工作的基本條件。

在規(guī)范文件中，有很多時序圖，筆者大致計算了一下，有 40 個左右。作為高速電路設(shè)計的工程師，我們不可能也沒有時間去做全部的仿真波形來和規(guī)范的要求一一對比驗證，那么哪些時序圖才是我們關(guān)注的重點？事實上，在所有的這些時序圖中，作為 SI 工程師，我們需要關(guān)注的只有兩個，那就是規(guī)范文件的第 69 頁，關(guān)于數(shù)據(jù)讀出和寫入兩個基本的時序圖（注意，這里的讀出和寫入是從 DDR 控制器，也即 FPGA 的角度來講的）。為方便讀者閱讀，筆者把這兩個時序圖拼在了一起，而其他的時序圖的實現(xiàn)都是以這兩個圖為基礎(chǔ)的。在板級系統(tǒng)設(shè)計中，只要滿足了這兩個時序圖的質(zhì)量，其他的時序關(guān)系要求都是對這兩個時序圖邏輯功能的擴展，應(yīng)該是 DDR 控制器的邏輯設(shè)計人員所需要考慮的事情。 如果DDR3一致性測試失敗，是否需要更換整組內(nèi)存模塊？HDMI測試DDR3測試多端口矩陣測試

單擊View Topology按鈕進入SigXplorer拓?fù)渚庉嫮h(huán)境，可以按前面161節(jié)反射 中的實驗所學(xué)習(xí)的操作去編輯拓?fù)溥M行分析。也可以單擊Waveforms..按鈕去直接進行反射和 串?dāng)_的布線后仿真。

在提取出來的拓?fù)渲校O(shè)置Controller的輸出激勵為Pulse,然后在菜單Analyze- Preferences..界面中設(shè)置Pulse頻率等參數(shù)，

單擊OK按鈕退出參數(shù)設(shè)置窗口，單擊工具欄中的Signal Simulate進行仿真分析，

在波形顯示界面里，只打開器件U104 (近端顆粒)管腳上的差分波形進行查看, 可以看到，差分時鐘波形邊沿正常，有一些反射。

原始設(shè)計沒有接終端的電阻端接。在電路拓?fù)渲袑⒔K端匹配的上拉電阻電容等電路 刪除，再次仿真，只打開器件U104 (近端顆粒)管腳上的差分波形進行查看，可以看到， 時鐘信號完全不能工作。 HDMI測試DDR3測試多端口矩陣測試DDR3一致性測試是否可以修復(fù)一致性問題？

那么在下面的仿真分析過程中，我們是不是可以就以這兩個圖中的時序要求作為衡量標(biāo)準(zhǔn)來進行系統(tǒng)設(shè)計呢?答案是否定的，因為雖然這個時序是規(guī)范中定義的標(biāo)準(zhǔn)，但是在系統(tǒng)實現(xiàn)中，我們所使用的是Micron的產(chǎn)品，而后面系統(tǒng)是否能夠正常工作要取決干我們對Micron芯片的時序控制程度。所以雖然我們通過閱讀DDR規(guī)范文件了解到基本設(shè)計要求，但是具體實現(xiàn)的參數(shù)指標(biāo)要以Micron芯片的數(shù)據(jù)手冊為準(zhǔn)。換句話說，DDR的工業(yè)規(guī)范是芯片制造商Micron所依據(jù)的標(biāo)準(zhǔn)，而我們設(shè)計系統(tǒng)時，既然使用了Micron的產(chǎn)品，那么系統(tǒng)的性能指標(biāo)分析就要以Micron的產(chǎn)品為準(zhǔn)。所以，接下來的任務(wù)就是我們要在Micron的DDR芯片手冊和作為控制器的FPGA數(shù)據(jù)手冊中，找到類似的DDR規(guī)范的設(shè)計要求和具體的設(shè)計參數(shù)。

時序要求：DDR系統(tǒng)中的內(nèi)存控制器需要遵循DDR規(guī)范中定義的時序要求來管理和控制內(nèi)存模塊的操作。時序要求包括初始時序、數(shù)據(jù)傳輸時序、刷新時序等，確保內(nèi)存模塊能夠按照規(guī)范工作，并實現(xiàn)穩(wěn)定的數(shù)據(jù)傳輸和操作。容量與組織：DDR系統(tǒng)中的內(nèi)存模塊可以有不同的容量和組織方式。內(nèi)存模塊的容量可以根據(jù)規(guī)范支持不同的大小，如1GB、2GB、4GB等。內(nèi)存模塊通常由多個內(nèi)存芯片組成，每個內(nèi)存芯片被稱為一個芯粒（die），多個芯?？梢越M成密集的內(nèi)存模塊。兼容性：DDR技術(shù)考慮了兼容性問題，以確保DDR內(nèi)存模塊能夠與兼容DDR接口的主板和控制器正常配合。例如，保留向后兼容性，允許支持DDR接口的控制器在較低速度的DDR模式下工作。DDR3一致性測試可以幫助識別哪些問題？

每個 DDR 芯片獨享 DQS，DM 信號；四片 DDR 芯片共享 RAS#，CAS#，CS#，WE#控制信號?！DR 工作頻率為 133MHz?！DR 控制器選用 Xilinx 公司的 FPGA，型號為 XC2VP30_6FF1152C。得到這個設(shè)計需求之后，我們首先要進行器件選型，然后根據(jù)所選的器件，準(zhǔn)備相關(guān)的設(shè)計資料。一般來講，對于經(jīng)過選型的器件，為了使用這個器件進行相關(guān)設(shè)計，需要有如下資料。

· 器件數(shù)據(jù)手冊 Datasheet：這個是必須要有的。如果沒有器件手冊，是沒有辦法進行設(shè)計的（一般經(jīng)過選型的器件，設(shè)計工程師一定會有數(shù)據(jù)手冊）。 DDR3內(nèi)存的一致性測試是否適用于特定應(yīng)用程序和軟件環(huán)境？PCI-E測試DDR3測試安裝

DDR3一致性測試是否適用于特定應(yīng)用程序和軟件環(huán)境？HDMI測試DDR3測試多端口矩陣測試

走線阻抗/耦合檢查

走線阻抗/耦合檢查流程在PowerSI和SPEED2000中都有，流程也是一樣的。本例通過 Allegro Sigrity SI 啟動 Trace Impedance/Coupling Check,自動調(diào)用 PowerSI 的流程。下面通過實例來介紹走線阻抗/耦合檢查的方法。

啟動 Allegro Sigrity SI,打開 DDR_Case_C。單擊菜單 AnalyzeTrace Impedance/Coupling Check,在彈出的 SPDLINK Xnet Selection 窗口 中單擊 OK 按鈕。整個.brd 文件將被轉(zhuǎn)換成.spd文件，并自動在PowerSI軟件界面中打開。 HDMI測試DDR3測試多端口矩陣測試